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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 1988.10
- 수록면
- 459 - 470 (12page)
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본 논문에서는 병렬처리 시스템의 성능에 영향을 주는 중요 요소들 중 프로세서간의 통신 메카니즘이 미치는 영향에 관하여 연구하였다. 이 연구를 위하여 MIMD 구조를 갖는 병렬 컴퓨터 아키텍취가 설계되었으며, 이 아키텍취의 성능을 분석하기 위한 시뮤레이터를 개발하였고, 시뮤레이터를 이용하여 여러 조건하에서의 시스템의 성능을 측정하였다. 실험 결과에 따르면 프로세서간의 통신 메카니즘이 전체 시스템의 성능에 미치는 영향이 매우 큰 것으로 나타났다.
목차
요약
ABSTRACT
1. INTRODUCTION
2. A/V-bus system architecture
3. Simulator Development
4. Simulation and Analysis
5. Conclusions
REFERENCES
저자소개
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