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논문 기본 정보

자료유형
학술저널
저자정보
김영웅 (Kumoh National Institute of Technology) 장영찬 (Kumoh National Institute of Technology)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제21권 제5호
발행연도
2017.5
수록면
899 - 905 (7page)

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이 논문의 연구 히스토리 (3)

2017

2.496Gb/s MIPI M-PHY를 위한 기준 클록이 없는 이중 루프 클록 데이터 복원 회로
김영웅 ,  장영찬 한국정보통신학회논문지 2017.05 학술저널
2.496-Gb/s 기준 클럭이 없는 이중 루프 클럭 데이터 복원 회로
김영웅 전자공학과 2017.01 학위논문

2016

저전력 2.496-Gb/s 기준 클럭 없는 클럭 데이터 복원 회로
김영웅 ,  장영찬 대한전자공학회 학술대회 2016.11 학술대회자료

초록· 키워드

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본 논문은 2.496Gb/s 데이터 레이트를 갖는 mobile industry processor interface (MIPI) M-PHY를 위한 기준 클록이 없는 이중 루프 클록 데이터 복원 회로(CDR : Clock and Data Recovery Circuit)를 제안한다. 제안하는 클록 데이터 복원회로는 적응형 루프 대역폭 조절 기법을 사용하여 적은 타임 지터를 가지면서 빠른 고정 시간을 가질 수 있다. 클록 데이터 복원회로는 주파수 고정 루프와 위상 고정 루프로 이루어진다. 제안하는 2.496Gb/s 기준 클록이 없는 이중 루프 클록 데이터 복원 회로는 1.2V 공급 전압을 갖는 65nm CMOS 공정을 이용하여 설계되었다. 2.496Gb/s pseudo-random binary sequence (PRBS)15 입력에서 시뮬레이션 된 출력 클록의 타임 지터는 9.26psp-p이다. 클록 데이터 복원 회로의 면적과 전력 소모는 각각 400 × 470μm<SUP>2</SUP>와 6.49mW이다.
#MIPI M-PHY #클록 데이터 복원 회로 #루프 대역폭 조절 #MIPI M-PHY #Clock and data recovery (CDR) #Loop band-width control

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 칩 설계와 시뮬레이션 결과
Ⅳ. 결론
ACKNOWLEDGMENT
REFERENCES

참고문헌 (10)

참고문헌 신청
J.-K. Kim, J. Kim, G. Kim, and D.-K. Jeong, “A Fully Integrated 0.13-μm CMOS 40Gb/s Serial Link Transceiver,” IEEE J. Solid-State Circuits, vol. 44, no. 5, pp. 1510-1521, May 2009. K. Hu, T. Jiang, J. Wang, F. O'Mahony, and P. Y. Chiang, “A 0.6 mW/Gb/s, 6.4 - 7.2Gb/s Serial Link Receiver Using Local Injection-locked Ring Oscillators in 90 nm CMOS,” IEEE J. Solid-State Circuits, vol. 45, no. 4, pp. 899-908, Apr. 2010. K.-L. J. Wong, H. Hatamkhani, M. Mansuri, and C.-K. K. Yang, “A 27-mW 3.6Gb/s I/O Transceiver,” IEEE J. Solid-State Circuits, vol. 39, no. 4, pp. 602-612, Apr. 2004. S.-Y. Kim, J. Lee, H.-G. Park, Y. G. Pu, J. Y. Lee, and K.-Y. Lee, “A 1.248Gb/s - 2.918Gb/s Low-Power Receiver for MIPI-DigRF M-PHY with a Fast Settling Fully Digital Frequency Detection Loop in 0.11 μm CMOS,” IEIE J. Semiconductor Technology and Science, vol. 15, no. 4, pp. 506-517, Aug. 2014. Y.-L. Lee, S.-J. Chang, R.-S. Chu, Y.-Z. Lin, Y.-C. Chen, G. J. Ren, and C.-M. Huang, “A 5Gb/s 1/4-rate Clock and Data Recovery Circuit Using Dynamic Stepwise Bangbang Phase Detector,” in Proceeding of the IEEE Asian Solid-State Circuits Conference, pp. 141-144, 2012.

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