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논문 기본 정보

자료유형
학술대회자료
저자정보
이하나 (이화여자대학교) 임혜숙 (이화여자대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2017년도 대한전자공학회 하계종합학술대회
발행연도
2017.6
수록면
471 - 474 (4page)

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Packet classification is a key functionality essentially required to provide the quality of service for real-time network applications such as multimedia streaming and voice-of-IP. To classify a large number of data packets at line-speed, a hardware based packet classification engine is required. In this paper, we present a hardware accelerator for packet classification. We selected a well-known packet classification algorithm, tuple pruning using Bloom filters, and implemented it using an FPGA. Implementation results show that our architecture just requires 100KB to store a packet classification table with about 1000 rules and the average number of cycles to perform the packet classification of an input is 343 cycles.

목차

Abstract
I. 서론
II. 구현
III. 성능 평가
IV. 결론 및 향후 연구 방향
참고문헌

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